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    FPGA：在同一個進程

    使用上升沿和下降沿的邊緣，我一個FPGA & VHDL新手.. 我的開發環境如下。 FPGA：斯巴達6 XC6SLX9 編譯器：ISE 14.04 模擬器：ISIM 我做一個簡單的計數器，但也有一些事情我無法理解。 以下代碼是我寫的。我期望的是w_count在時鐘的每個下降沿增加，當w_count在時鐘的上升沿達到N_data時復位爲0。在編譯過程中沒有問題，仿真也可以按照我的預期進行。但是，當應
    vhdl fpga spartan 2017-04-19

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    在Verilog中導入數據

    我想用我的邏輯分析器使用Verilog導入數據。 我不知道什麼是將它導入我的測試平臺，我可以測試我準備好的模塊的最佳方式是什麼？ 另一個問題是，如果我應該從邏輯分析器中輸出它的Binary，Csv或Vdc類型？ 謝謝你的幫助！
    verilog fpga system-verilog hdl 2017-04-20

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    VHDL - SNES使用FPGA通過控制器端口接口

    我正在嘗試將廉價FPGA（ep2c5t144 Altera Cyclone II迷你電路板）與SNES連接起來，以便作爲SNES控制器使用。到目前爲止，它似乎可以開啓和關閉......目前的問題是，開機後它可以工作約1秒鐘......但是似乎一直處於一種狀態直到它被重置。 由於我花了很長時間來看一個邏輯問題的代碼，我開始懷疑這是否使用FPGA的一些奇怪的怪癖，但我已經嘗試過測試任何未定義的狀態，並
    vhdl fpga super nintendo 2017-04-23

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    VHDL乘法器，其輸出具有相同的輸入端

    我使用VHDL來描述一個32位乘法器，在Xilinx FPGA上實現一個系統，我在網上發現，經驗法則是，如果你具有N比特大小的輸入，輸出必須是（2 * N）比特的大小。我將它用於反饋系統，是否可以有一個乘數與輸入相同大小的輸出？ 我發誓，一旦我找到一個fpga應用程序，哪個vhdl代碼具有與相同大小的信號連接的加法器和乘法器模塊。編寫代碼的人告訴我，你只需要將產品的結果放在一個64位的信號上，然後
    vhdl fpga xilinx-ise 2017-04-23

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    替換賽靈思中的Block ROM IP（語言：Verilog）

    我使用Block ROM IP（在Xilinx中）存儲值，然後按照要求通過提取和處理來處理它們。現在我想通過測試平臺使用相同的值，以便ROM中的這些存儲值不會顯示資源利用率。簡而言之，我希望通過測試平臺提供輸入並逐一讀取值，就像我通過更改地址和提取像素一樣。
    verilog fpga xilinx 2017-04-26

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    時鐘配置 - VHDL編碼Altera DE1音頻編解碼器芯片

    我正在開發一個項目，我需要在Altera DE1開發板上編碼WM8731音頻編解碼器芯片。該項目非常基礎。它不需要處理輸入音頻信號。來自輸入端的信號應該直接傳送到輸出端。 主要任務是通過I2C協議設置編解碼芯片。我是VHDL的新手，我有一些理解這個概念的問題。 在使用之前，編解碼芯片需要被初始化。這包括通過I2C傳遞數據組。下面給出了要傳遞的數據和說明。 constant sdin_load :
    vhdl fpga altera 2017-04-27

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    在Verilog中使用附加參數實例化自定義模塊的向量

    我在Verilog中有一個自定義模塊，它需要幾個輸入和幾個參數。 module modA ( input inp1, input inp2, ... output out); parameter my_addr; ... endmodule 對於我使用的具體硬件相關的各種原因，我需要創建這個模塊，使用不同的參數，每次（因爲my_addr對應於特定內存位置，我的許多實例然
    verilog fpga system-verilog 2017-05-04

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    低通濾波器

    我學習Verilog和想知道如何在FPGA中實現低通濾波器， 我找了50赫茲左右的截止頻率， 我不不知道如何/從哪裏開始， 任何人都可以指出我正確的方向來幫助我開始嗎？ 在此先感謝
    verilog fpga 2017-05-04

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    如何使用xpower獲得功耗估計

    我一直致力於使用Verilog的類項目。我必須創建一個電路，然後計算電路使用的功率。我一直在嘗試使用Xpower Analyzer來執行此操作。我按照說明創建vcd文件，使用Xilinx ISE 14.7編譯和合成代碼。一切都很順利，直到結果顯示出來。我從時鐘收到了0個功耗。我試圖限制時鐘，它只給我一個從0到0.009的動態功率增量，但不是時鐘運氣。另外，我在我的個人計算機和我的大學計算機實驗室嘗
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    如何編程AT17LV FPGA配置EEPROM？

    首先請耐心等待，因爲我在這個FPGA領域頗有新意。 我有一個At17LV自定義FPGA板。 我還有一位名爲「ATMEL FPGA配置器編程器」的老程序員。 eeprom可以放在適配器插座上。 PCB具有並行端口和在線頭（2x5）。 但是，我不能使用這個程序員。我沒有使用並行端口的PC。我沒有在FPGA PCB上使用ICSP進行在線編程。因此，要麼我必須找到另一個編程器促進USB連接或者可能並行端口
    fpga atmel eeprom 2017-05-04
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