我剛開始學習vhdl代碼,並且我編寫了一個D型異步觸發器的代碼。我應該如何修改我的代碼,使其具有第二個D型輸入,第二個輸入是從第一個輸出輸入的。 library ieee;
use ieee.std_logic_1164.all;
entity FLIPFLOP is
port (
clk : in std_logic ;
clr : in std_logic ;
在vhdl中返回無約束向量的最佳方式是什麼? function func(selector : natural) return std_logic_vector is
begin
case selector is
when 3 => return std_logic_vector("11");
when 4 => return std_logic_vector(
我想在vhdl中使用modelsim製作fsm,但是當我嘗試編譯我的代碼時這個錯誤 enter code here
entity timer_50Mhz is
generic(count : integer range 0 to 50000000 := 2);
clock_in : in STD_LOGIC;
clock_out : out STD_LOGI
類我知道這是一般的,但正是因爲這樣,我問... 如果我用VHDL代碼和我使用一個這樣開始的過程: Process(clk,x,y,x)
begin
...
end process
有沒有什麼辦法可以保存x,y,z值?我明白這一點,如果我不保存他們,我不會說如果他們中的一個改變了,這意味着我必須拯救他們。 即時與大學的朋友寫作業,我們有不同的意見。非常感謝幫手!
我已經瞭解到,當S和R在它們在下面的電路VHDL代碼中僅爲'1'時均爲'0'時,SR鎖存器會發生振盪。 這裏是SRLATCH library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity SRLATCH_VHDL is
port(
S : in STD_LOGIC;
R : in STD_LOGIC;
Q : inou
我試圖使用VHDL配置規範使用配置規格預先設定 這應該是可能的,如圖IEEE1076-2008,節7.3.2.1,這給出了以下示例: entity AND_GATE is
generic (I1toO, I2toO: DELAY_LENGTH := 4 ns);
port (I1, I2: in BIT; O: out BIT);
end entity AND_GATE;