system-verilog

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    將值分配給二維解壓數組中的特定位[系統 - verilog]

    我想分配一個二維數組（特定的位[代碼[我] [K]）的值。這是一種網絡類型。但未分配的值reg [3：0]代碼[0：3]的值未知邏輯值爲'X'。 這裏是代碼片段 for(k=0;k<len;k++) begin if (tc[k] == 1'b0) begin code[i][k]= 1'b0;//----> value is not assigning as
    system-verilog 2017-09-29

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    迫使多條電線在SV設計/ UVM

    我是新來的系統Verilog和UVM，我已經看到了這個線程：在 Regex in SV or UVM 我找不到任何地方一個適當的例子使用正則表達式/通配符，我應該使用什麼樣的語法來強制設計多個連線。 例如： 比方說，我有一個名爲my_fifo模塊，這是在設計中多次實例化： top.dut.my_fifo_in top.dut.master.my_fifo_a top.dut.slave.axi
    verilog system-verilog verification uvm system-verilog-dpi 2017-10-04

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    將字符「1」轉換爲十六進制「4'h0001」

    我想將字符串轉換爲十六進制中的相同值。例如 如果string =「abc123」，它的十六進制值也應該是24'habc123。 串的長度是64，所以我將每個字符爲十六進制，我會得到的十六進制值的64×4 = 256位 例如如果text_o_cplus.getc（I）=α即97，我應該爲它分配一個十六進制值a i'e 4'ha; 但我沒有得到正確的方式來做到這一點。這就是我試圖 int j=255
    string system-verilog 2017-10-06

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    SystemVerilog約束中的溢出

    SystemVerilog中的整數類型與大多數語言一樣，在溢出時進行迴繞。我想知道這在限制條件下是否也是如此。例如： class Test; rand bit [3:0] a; rand bit [3:0] b; constraint c { a + b <= 4'h6; } endclass; 當隨機化這個類的對象，是有可能得到一個解決方案，其中a == 7
    system-verilog 2017-10-06

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    FSEEK系統的Verilog不工作

    我似乎無法讀取一個十六進制文件的第4個字節： module file_read(); integer fd,file_char; logic [7:0] captured_data; initial begin fd = $fopen("README.lz4", "rb"); while (!$feof(fd)) begin
    system-verilog 2017-10-08

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    SystemVerilog中與參數相關的case語句

    我在時序邏輯中有一個case語句（在時鐘的posedge處激活一個always塊）。該案例正在評估一個變量var，其位寬取決於參數PARAM。我需要涵蓋var在案例陳述中可能採用的所有可能值，該值根據PARAM的值而不同。例如，如果PARAM是32,var是5位寬，所以必須有32個情況。如果PARAM是16，則var是4位寬，需要16個案例。這種情況下的陳述也嵌入了一系列陳述中，使我很難想出一種將
    verilog system-verilog 2017-10-09

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    是什麼@（posedge時鐘）之間的差異開始結束....和@（posedge時鐘）;?

    是什麼區別： forever begin **@posedge(clk) begin** if(vif.sof == 1) begin //some code here end end end forever begin **@posedge(clk);** if(vif.sof == 1) begin
    system-verilog 2017-10-11

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    類似於randomize（），pre_randomize（）和post_randomize（）的SystemVerilog類的其他可用方法是什麼？

    我需要預定義的內置SystemVerilog類方法的列表，以更好地使用和理解可以使用SystemVerilog類完成的可能事情。
    system-verilog 2017-10-11

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    使用宏在systemverilog中連接信號名稱

    我想連接systemverilog/verilog中的兩個字符串來創建信號名稱。 在我的下面的代碼片段中，lhs方似乎工作正常，但rhs方面沒有。 該工具給出錯誤「bitemp尚未聲明」。 如果我通過一個hardcorded值說「0」爲「clno」參數，那麼它適用於lhs和rhs。 enter code here `define strcat_assign_macro(lhs_prestr,lh
    macros verilog system-verilog 2017-10-12

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    計數不同的通道發散和跳躍

    我試圖實現一個計數模塊。我的基本設置： FPGA（帶有Xilinx Artix-35T的Digilent Arty）帶有連接到信號發生器的IO端口的兩條BNC電纜，並通過USB/UART連接到PC以讀出數據。我的信號發生器產生1Hz的TTL信號。 我現在想要計算通道1中，通道2中的事件數量以及通道1和2的一致性。儘管基本原理起作用，但我將通道1和2分離，即使它們具有相同的輸入（通過BNC-T連接器
    verilog fpga system-verilog counting 2017-10-18
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