spartan

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    在VHDL中添加整數問題Spartan 3

    我嘗試添加我的整數信號並試圖在我的段上解碼它時出現問題。順便說一句，我們的項目是嘗試顯示單擊一個開關時遞增的值。有3個開關（swA，swB，swC）。 最初，所有3段都是0,0,0 如果您點擊switchA，它會顯示= 1,0,0 然後如果您點擊switchC，則會顯示= 1,0,2 然後.. 如果你點擊SwitchB時，它會顯示= 1,3,2 然後.. 如果你點擊SwitchC上，它會顯示= 1
    vhdl fpga spartan 2017-07-18

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    我該如何調查Spartan 6 MIG DDR上的校準失敗

    我在某些定製硬件上遇到了Spartan 6（XC6SLX16-2CSG225I）和DDR（IS43R86400D）內存接口問題。我嘗試過使用SP601開發板，並按預期工作。 使用示例項目，當啓用soft_calibration時，它永遠不會完成，並且calib_done保持低位。 如果我禁用校準，我可以盡我所能地完美地寫入內存。但是當我嘗試讀取它時，在Xilinx存儲器控制器停止執行命令之前，我會
    memory fpga calibration spartan 2016-08-04

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    FPGA：在同一個進程

    使用上升沿和下降沿的邊緣，我一個FPGA & VHDL新手.. 我的開發環境如下。 FPGA：斯巴達6 XC6SLX9 編譯器：ISE 14.04 模擬器：ISIM 我做一個簡單的計數器，但也有一些事情我無法理解。 以下代碼是我寫的。我期望的是w_count在時鐘的每個下降沿增加，當w_count在時鐘的上升沿達到N_data時復位爲0。在編譯過程中沒有問題，仿真也可以按照我的預期進行。但是，當應
    vhdl fpga spartan 2017-04-19

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    賽靈思SDK中的xil_cache錯誤

    我正在開發Digilent Atlys上的一個小項目，並且在生成網表和比特流以及導出到SDK之後，我碰巧遇到一個奇怪的錯誤，其中指出xil_cache.h是不存在任何地方（即使它在那裏）。 我需要提到的是，如果我不添加一箇中斷控制器和一個計時器它的工作，但我真的需要他們。 有沒有人遇到過這個錯誤？ 錯誤消息：下面設置環境變量後 08:24:21 **** Build of configuratio
    fpga xilinx xilinx-ise spartan xilinx-edk 2017-03-02

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    VHDL代碼不在板上工作，但在仿真上工作

    我正在使用vhdl來配置fpga板子的項目斯巴達3E。我必須做的是一個天才謎題，在我的主代碼中有一個狀態機來控制邏輯。 當我使用xilinx模擬器模擬代碼，但是當我將.bit文件運行到FPGA板時，一切正常，會發生什麼情況是序列的第一個指示燈會亮起然後熄滅，這會發生，我點擊右鍵就停止工作，下一個序列從不顯示。 當然有一個deboucing按鈕的問題，這就是我使用一個計數器來防止repic bug系
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    vc6 Cstring的正則表達式庫？

    是否有任何正則表達式庫，我可以使用CString的vc6？ 需要開源/免費庫
    regex open-source vc6 2008-11-19

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    從連接到UART的AXI接收值

    在ISE 14.7上，爲了讓AXI流（具有循環值的ipcore）通過UART輸出，我需要做些什麼？ 我已經正確設置了項目，添加了一個UART並設置了mhs，ucf文件和其餘的富礦，但是我不知道我需要做什麼才能通過AXI輸出AXI UART。 任何想法？
    c fpga uart xilinx-ise spartan 2017-03-13

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    如何通過代碼動態添加表格中的單選按鈕，texboxes和按鈕？

    我想用兩個TableCells來動態地創建一個帶有單選按鈕，文本框和按鈕的表，每個行的表格都是唯一依賴於TableRow左邊的問題。 到目前爲止，我能夠將問題添加到TableRow的左側。現在，我很難填寫正確的一面。 有人可以幫助我嗎？ 下面我有以下代碼： private void DesignQuestionnaire(string[] questionList, Label question,
    c# radio-button tablerow tablecell 2010-10-20

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    FIFO實現 - VHDL

    我遇到一個更多的困難，同時將fifo代碼實例化到我的頂級模塊。我想從我的串行端口（接收子系統）存儲一些數據集，例如「歡迎來到FPGA的世界」，然後我想要找回它說按下fpga板上的按鈕或FIFO已滿時。我寫了我的fifo代碼和串行通信代碼。想法是從鍵盤 - >接收子系統 - > FIFO - >傳輸子系統 - >超級終端發送的數據。目前我正在使用8位寬的fifo，並說28深，只是爲了存儲一些小數據。
    vhdl fpga fifo spartan 2017-07-04

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    從RS232接收數據時，VHDL

    我使用RS232接口的參考分量從https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start和示例代碼是： ------------------------------------------------------------------------- -- main.vhd ------------
    serial-port vhdl xilinx state-machines spartan 2017-05-19
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