xilinx-ise

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    這是一個普遍問題,但創建自定義pcore的最流行/常用/最簡單的方法是什麼? 我見過一些例子,他們主要是在Matlab上完成的,因爲我沒有任何Matlab的地方,我有點迷路了。沒有它,必須有一個正確的方法! 謝謝!

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    我正在使用Xilinx ISE 14.7合成器。我可以用.coe文件初始化我的BRAM並訪問它。此外,我可以使用data2mem工具更新新的.mem文件並更新我的位文件。在這裏,我將它配置爲ROM。 我的問題是,我不知道如何將BRAM內容存儲到文件中。我正在使用核心生成器的單端口塊內存。我將它配置爲RAM。我想寫入數據並稍後訪問它。我沒有找到任何相關的帖子說明這一點。可能是它唯一沒有找到將內容保存

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    我使用VHDL來描述一個32位乘法器,在Xilinx FPGA上實現一個系統,我在網上發現,經驗法則是,如果你具有N比特大小的輸入,輸出必須是(2 * N)比特的大小。我將它用於反饋系統,是否可以有一個乘數與輸入相同大小的輸出? 我發誓,一旦我找到一個fpga應用程序,哪個vhdl代碼具有與相同大小的信號連接的加法器和乘法器模塊。編寫代碼的人告訴我,你只需要將產品的結果放在一個64位的信號上,然後

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    沒有在互聯網上回答的恆定值我工作,因爲我在VHDL初學者。 我正在與按鈕和LED VHDL密碼界面。 我的程序按預期正確模擬。 基本上,我想的LED進入錯誤密碼時,眨眼,但輸入正確的密碼時,連續發光。你可以看到,這在仿真中起作用。 SIMULATION IMAGE (在模擬第一輸入錯誤口令,然後正確的密碼) 雖然合成,以下主要發生報警: Optimizing unit <safehouse> ..

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    我一直致力於使用Verilog的類項目。我必須創建一個電路,然後計算電路使用的功率。我一直在嘗試使用Xpower Analyzer來執行此操作。我按照說明創建vcd文件,使用Xilinx ISE 14.7編譯和合成代碼。一切都很順利,直到結果顯示出來。我從時鐘收到了0個功耗。我試圖限制時鐘,它只給我一個從0到0.009的動態功率增量,但不是時鐘運氣。另外,我在我的個人計算機和我的大學計算機實驗室嘗

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    我能夠在賽靈思示意像M2_1 MUX使用這些默認模塊,FD觸發器等 在verilo克我可以能夠使用僅基本柵極像和,或,不是,xor等 但是我可以在verilog中使用這些內置的多路複用器(M2_1)或Flipflop(FD)嗎?,因爲如果我使用行爲的代碼,有可能是在大綱或Xilinx公司的某些情況下合成差。另外我想使用系統級設計。 請幫我解決這個問題。 我是否需要包含任何圖書館才能訪問此內置門(內

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    我正在研究vhdl代碼(virtex 6)。我需要做一些乘法和累加操作。我如何使用DSP切片(在實例化和推理中)。有什麼可以幫助我的例子嗎?

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    我想在VHDL中製作一個std_logic_vectors數組。該數組用於生成語句以生成桶形移位器。數組中的每個元素(數組,矢量)應該是可單獨尋址的位。這是我的一些代碼。 信號聲明: type stage_t is array(4 downto 0) of std_logic_vector (15 downto 0); signal stages: stage_t; 在架構: test_st

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    我正在研究我在FPGA中實現的MicroBlaze微控制器系統。但我想了解這款MCU的工作原理。讓我們考慮這個框圖: MicroBlaze MCS block diagram 我們可以看到,處理器連接,雖然2路公交車的32位轉換成BRAM模塊。其中一個總線是ILMB(指令本地存儲器總線),另一個是DLMB(數據本地存儲器總線)。我們可以看到兩者都連接到BRAM模塊的不同端口。所以我的問題是:在哈佛

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    我正試圖將模塊與由Xilinx CORE Generator生成的異步FIFO進行接口。但是,我觀察到AFIFO輸入端口提供的數據(雖然正確)在6-7個時鐘週期的延遲之後開始出現在dout上。這是預期的嗎?或者我做錯了什麼?我所做的是斷言AFIFO的write_enable引腳,提供輸入數據,然後在下一個週期斷言read_enable引腳。但仍存在延遲問題。任何幫助表示讚賞。 編輯:我附上我的代碼