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    Verilog中有符號十六進制值表示如果這是一個簡單的問題，但我試圖推斷一些代碼，並且我正在努力尋找一些常量的值，我們很抱歉道歉

    道歉。以下是用十六進制值定義常量的相關代碼。 assign c = 18'sh3_8000; //-0.5 table value (50) times 0.01 assign d = 18'sh0_051E; // 0.02 table value (2) times 0.01 據我所知，他們都是18位有符號的十六進制值。表示第二參數d，以二進制： 0h51E = 000000010100
    hex verilog fpga system-verilog 2017-04-06

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    FATAL_ERROR：達到迭代限制10000達到

    這是2個多星期我面臨一個挑戰，我編程artix 7 FPGA。這個過程是簡單的： 串行模塊接收2位流（2個字節）根據這些2個字節 多路分離器模塊使能在陣列2個比特puf_en 當我添加多路分離模塊到whoe設計，在模擬期間，我收到此錯誤： FATAL_ERROR：達到迭代限制10000。 爲解複用器的代碼是在這裏： PUF_STATE_PROCESS:process(clk,uart_read,P
    vhdl fpga fatal-error xilinx vivado 2017-04-06

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    輸出保持不變

    我的PRN發生器不工作。我想用線性反饋移位寄存器來做到這一點。 模擬和編譯工作沒有問題，但輸出是錯誤的（lfsr_out ='0'），並沒有改變。 代碼：在output_logic library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; en
    vhdl fpga state-machines vivado 2017-04-09

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    嘗試將信號移動到外部模塊時遇到錯誤

    我有兩個模塊，即main.v和signal.v。 在main.v，我有幾行代碼更新16位reg tx與一個對應於方波的值。 reg [1:0] counter; reg [15:0] tx; always @(posedge clk) begin counter = counter + 1; if (counter[1] == 1) begin
    verilog fpga system-verilog 2017-04-10

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    控制器的工作是什麼？

    我有以下圖片： https://ibb.co/cSCBWQ 所以，有一個FPGA和它是一個I2C和CAN控制器。 I2C和CAN控制器的工作/任務是什麼？ 對於我需要那些？ 他們在做什麼？
    controller fpga i2c can 2017-04-10

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    如何使用Nios II MMU和Linux啓用SD卡4.9

    我爲Altera DE2-115提取並構建linux-socfpa。我用buildroot和u-boot來構建它。它啓動但沒有文件系統。我有一個SD卡插入FPGA，有什麼方法可以使用SD卡作爲文件系統？ 系統信息： Linux version 4.9.0-00104-g84d4f8a-dirty ([email protected]) (gcc version 6.2.0 (S7 bootcon
    linux-kernel fpga altera nios qsys 2017-04-11

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    從電腦讀取FPGA的Block RAM

    我正在使用Xilinx ISE 14.7合成器。我可以用.coe文件初始化我的BRAM並訪問它。此外，我可以使用data2mem工具更新新的.mem文件並更新我的位文件。在這裏，我將它配置爲ROM。 我的問題是，我不知道如何將BRAM內容存儲到文件中。我正在使用核心生成器的單端口塊內存。我將它配置爲RAM。我想寫入數據並稍後訪問它。我沒有找到任何相關的帖子說明這一點。可能是它唯一沒有找到將內容保存
    fpga xilinx xilinx-ise 2017-04-12

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    在HPS FPGA中寫入第三種情況時出錯Avalon內存映射接口

    我需要通過Avalon內存映射接口將count_x 32位數據傳送給HPS。第一和第二個案件工作良好。我得到了數據給HPS。但在第三種情況下當'2'=> avs_s0_readdata < = count_x（31 downto 0）;它顯示一個錯誤，因爲「'2」沒有聲明這是什麼意思。 Vhdl是在Altera quartus 16.1中完成的，而HPS系統是在Qsys中完成的。 architec
    arm vhdl fpga altera soc 2017-04-13

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    在FSM

    我試圖寫VHDL代碼用於Spartan-6的xc6slx45t用於單個信道產生多個頻率使用狀態的內部循環語句和延遲的。即： 242.72khz用20週期 23.6khz與1週期 243.90khz與6個週期 然後23.4 kHz的386個週期 所有在單OU tput的。我只是在這裏嘗試了一個頻率，並得到了代碼延遲的一些問題。 我在這裏提到了不同的週期數的每個狀態..但是我需要的是例如：當狀態S0
    vhdl fpga 2017-04-16

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    編輯 - 無法推斷註冊，因爲它的行爲不符合任何支持的寄存器模型VHDL

    這是一個關於我詢問的單獨問題的分支。我將更深入地解釋我想要做什麼以及不喜歡什麼。這是一個學校項目，不需要遵循標準。 我正在嘗試製作SIMON遊戲。現在，我試圖做的是使用一個開關的情況下，每個級別應該是更快（因此不同的分頻器）。第一級應該是第一級頻率，而LED的模式應該是點亮和消失的。在我投入開關盒之前，第一個等級本身（沒有第二等級的東西），並且它照亮並且應該消失。我還使用compare = 0爲了
    vhdl fpga altera 2017-04-16
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