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VHDL（Xilinx工具鏈）我正在被「陣列修剪」弄糟

我有一個兩個文件的VHDL項目，我有初學者的困難。 它需要系統時鐘並使用30位時鐘分頻器（其中我只使用少量非連續位）來驅動原始串行端口模塊（僅出局TX）模塊以便吐出8位字符定期。 看來，在合成過程中，許多重要的信號被優化器刪除，這是我沒想到的。 頂層文件 「Glue.vhd」 ... library IEEE; use IEEE.std_logic_1164.all; use IEEE.num

vhdl compiler-warnings synthesis 2017-04-25

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如何輕鬆地在VHDL測試平臺組和驅動信號

比方說，我有3個控制信號A，B和C. 在測試平臺是有在VHDL到組這樣的功能和快速迭代所有的情況下（以使例如，它們要迭代for循環）而不是寫出8個案例。 的僞代碼示例： for i in range 0 to 7 grouped_signals <=std_logic_vector(to_unsigned(i,3)

vhdl 2017-04-26

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用來選擇VHDL程序以執行

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; use ieee.numeric_bit.all; use ieee.numeric_std.all; entity multiplexer is port ( A,

vhdl alu 2017-04-26

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VHDL處理並行

比方說，我在我的代碼兩個過程： prc 1 : process(CLK , RESETN) {with some code} Q <= outd prc2 : process(outd,RESETN) 請注意，我們改變OUTD在PRC1 .. 的處理並行與其他進程執行的，對不對？如果我們不改變它的靈敏度列表，它怎麼能並行執行？在我的代碼.. prc2如何能夠與進程1並行執行如果我沒有改變它

vhdl 2017-04-26

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當靈敏度列表不變時，VHDL進程被激活

當進程2沒有變化時，進程2保持激活狀態。我有一塊電路板來測試我的代碼，當我翻動時鐘（我將時鐘設置爲一個按鈕）時，狀態會改變。在我的代碼中，只有我翻動秦纔會改變狀態。所以它沒有做我希望它做的事情，我花了很多時間去試圖找出造成它的原因，但我做不到。請幫忙。如圖所示，在圖中，PS（present_state）的輸出是正確的，但在板中，它不是正確的輸出。我發現有一件事情非常重要，我嘗試輸出next_sta

vhdl 2017-04-27

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時鐘配置 - VHDL編碼Altera DE1音頻編解碼器芯片

我正在開發一個項目，我需要在Altera DE1開發板上編碼WM8731音頻編解碼器芯片。該項目非常基礎。它不需要處理輸入音頻信號。來自輸入端的信號應該直接傳送到輸出端。 主要任務是通過I2C協議設置編解碼芯片。我是VHDL的新手，我有一些理解這個概念的問題。 在使用之前，編解碼芯片需要被初始化。這包括通過I2C傳遞數據組。下面給出了要傳遞的數據和說明。 constant sdin_load :

vhdl fpga altera 2017-04-27

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VHDL多路複用器測試臺誤差

我是新來的VHDL和試圖使測試平臺進行多路複用器與5條選線，但它給我的錯誤（代碼是很長，所以我只是複製，其中包括錯誤的部分） 的代碼： library ieee; use ieee.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use ieee.numeric_std.all; entity Mux

vhdl 2017-05-05

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VHDL代碼錯誤：「錯誤（10818）：無法推斷<name>在<location>的寄存器，因爲它不保留其時間邊緣以外的值」

我知道這個錯誤已經遇到好幾次了，但作爲一個初學者我仍然無法看到如何在我自己的代碼中解決這個錯誤。錯誤和代碼都打印在下面，感謝任何人的輸入。 Error (10818): Can't infer register for count[0] at 5bit_PHreg_vhdl.vhd(21) because it does not hold its value outside the clock e

vhdl digital quartus 2017-05-05

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VHDL包不編譯

我是VHDL新手，我使用的是VIvado 2017.1。 我想使用一個包來定義常量和其他這樣的枚舉類型以包含在多個模型中。但是，現在我無法在我的模型中使用該軟件包。我不斷收到 Error: Cannot find <PACKAGE NAME> in library <xil_defaultlib>. Please ensure that the library was compiled, and

package vhdl xilinx vivado 2017-05-09

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錯誤聲明和使用枚舉指數

使用簽署的復量，我宣佈在名爲FAT_Lib一個共同的包文件如下： type complex_field is (re,im); type signed_complex is array(complex_field) of signed; 然後我在一個實體的端口接口中聲明的信號方式如下： MF: out signed_complex(9 downto 0); Modelsim的產生當實體被

vhdl 2017-05-09

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