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    VHDL庫不工作

    在VHDL中，我得到一個錯誤，即庫「work」不包含主要單元「clock_div」。正在使用的庫是「use work.clock_div.all;」。
    vhdl 2017-05-27

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    VHDL-遞增和遞減按鈕

    我想用兩個按鈕遞增和遞減。該算法進展順利，但我有一個小問題。假設我正在遞增，當我嘗試遞減累加器時，它會再次遞增，只有在它開始後，它纔會開始遞減。如果我先嚐試減少，也是一樣。如果是某人來幫助我，我會非常感激。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; use IEEE.std_logic_unsig
    vhdl 2017-05-29

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    模塊端口中的陣列參數化

    此問題涉及定義可接受參數化長度數組的模塊的功能。 我目前擁有的是： use work.my_types.all; entity Calc is port (clk : in std_logic; y1, y2, yc, y3, y4 : in u8exrow; lap_l, lap_r : out s9row) ; end Calc; 在類型u8
    vhdl fpga 2017-05-29

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    用於FPGA的外部晶體振盪器的連接

    我正在設計一個三重模塊化冗餘處理器（TMR）系統，用於在Altera DE10lite FPGA板上進行綜合。其目的是爲了演示在各種故障下計算的可靠性。我需要關於如何連接三個外部晶體振盪器（而不是板上晶振）的建議，以及相同的額定值來驅動FPGA內的三個處理器。我將使用同步投票方案來同步所有三個信號。這項任務可以完成嗎？ Clock distribution triplication 我已閱讀以下描
    vhdl fpga 2017-05-29

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    如何使用AXI Stream信號對像素進行計數？

    我試圖根據來自AXI流信號（如tuser和tlast）的信號來計算像素。我寫了這個： p_pixelcount : process (s_clk) variable v_hcount : integer := 1; variable v_linecount: integer:= 1; begin if (rising_edge(s_clk)) then
    vhdl 2017-05-30

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    VHDL中的多維數組

    我想要做2個矩陣的乘法，並且我想在VHDL中創建一個std_logic_vectors數組。 package matrice is type t11 is array (32 downto 0,0 downto 19) of unsigned(7 downto 0);< type t1 is array (0 downto 19) of t11; type t2 is array (0 do
    arrays multidimensional-array vhdl xilinx 2017-05-31

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    大陣列初始化爲0

    有沒有一種方法來初始化一個二維數組而不必逐一給出所有的值。 我有信號聲明像： type t_id_data is array (integer range <>) of integer; type t_image_data is array (integer range <>) of t_id_data; signal s_image_data : t_image_data (
    vhdl 2017-06-01

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    在rom中搜索的最佳方式

    我想要比較32位寄存器與rom 1024x32。 此搜索的最佳方式？ vhdl代碼
    search vhdl 2017-06-03

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    合成（頂級功能警告）

    我是新的vivado HLS，我試圖將C++代碼轉換爲vhdl，並且我有一些綜合問題。我希望有人能幫助我。 這裏是錯誤的列表： @E [SYNCHK-42] C：/Xilinx/Vivado_HLS/2013.4/win64/tools/clang/bin .. \ lib中\鐺\ 3.1/../../../include/c++/4.5.2\bits/stl_construct.h:80：不支持
    c++ vhdl vivado vivado-hls 2017-06-07

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    在VHDL中使用組件和forloop問題

    我正在嘗試在VHDL中創建一個組件，下面是我的代碼。我不知道我哪裏錯了。我的邏輯是： •每隔一步 •將除數右移，並將其與當前的除數比較 •如果除數較大，則將0作爲商的下一位移位•如果除數較小，則減去以獲得新的除數和移位1 作爲商的下一位。 我在這裏使用' - '符號，但實際上我必須使用門，所以要麼我必須使用我的減法組件或只是在這裏創建一個減法器。 library ieee; use ieee.s
    vhdl 2017-06-09
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