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整數範圍到矢量

我有一個問題，在我的代碼中將矢量輸入轉換爲整數。我是VHDL的新手，但下面的代碼與整數RANGE註釋掉代碼一起工作，但是當我嘗試將矢量值轉換爲整數時出現錯誤。這裏是我的代碼和錯誤副本： UPDATE1： 我想你的補丁，它需要的錯誤之一的保健，而且新的錯誤消息和代碼如下所示：

vhdl 2017-04-08

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哪裏可以在Quartus Prime Lite中安裝用於功能仿真的編譯器件庫？

我試圖在Quartus中使用矢量波形文件在我的VHDL設計中使用仿真波形工具進行功能仿真。然而，當我來運行模擬我得到以下錯誤： # ** Error: ORB-SLAM.vho(31): Library maxv not found. # -- Loading package TEXTIO # -- Loading package std_logic_1164 # -- Loading pa

vhdl quartus 2017-04-09

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輸出保持不變

我的PRN發生器不工作。我想用線性反饋移位寄存器來做到這一點。 模擬和編譯工作沒有問題，但輸出是錯誤的（lfsr_out ='0'），並沒有改變。 代碼：在output_logic library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; en

vhdl fpga state-machines vivado 2017-04-09

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在vivado中使用testbench.vhd文件

我最近發佈了一些關於這個任務的東西，但是我碰到了另一個絆腳石，似乎找不到解決方案。我有一個4位模擬模擬器，但我需要使用老師提供給我的預先寫好的測試臺。我按照說明導入了測試平臺文件，並在源文件屬性中取消選擇合成旁邊的複選標記。 由testbench源文件檢測到的我的被測單元是我的項目的實體.vhd文件，所以一切都應該沒問題，只是當我模擬程序時，它只是模擬正常情況下在tcl控制檯中沒有輸出關於構成測試

vhdl xilinx vivado 2017-04-10

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在HPS FPGA中寫入第三種情況時出錯Avalon內存映射接口

我需要通過Avalon內存映射接口將count_x 32位數據傳送給HPS。第一和第二個案件工作良好。我得到了數據給HPS。但在第三種情況下當'2'=> avs_s0_readdata < = count_x（31 downto 0）;它顯示一個錯誤，因爲「'2」沒有聲明這是什麼意思。 Vhdl是在Altera quartus 16.1中完成的，而HPS系統是在Qsys中完成的。 architec

arm vhdl fpga altera soc 2017-04-13

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錯誤：上的ModelSim

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity TopLevel is Port (reset : in std_logic; clock : in std_logic; coin : in std_logi

vhdl modelsim 2017-04-15

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在FSM

我試圖寫VHDL代碼用於Spartan-6的xc6slx45t用於單個信道產生多個頻率使用狀態的內部循環語句和延遲的。即： 242.72khz用20週期 23.6khz與1週期 243.90khz與6個週期 然後23.4 kHz的386個週期 所有在單OU tput的。我只是在這裏嘗試了一個頻率，並得到了代碼延遲的一些問題。 我在這裏提到了不同的週期數的每個狀態..但是我需要的是例如：當狀態S0

vhdl fpga 2017-04-16

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編輯 - 無法推斷註冊，因爲它的行爲不符合任何支持的寄存器模型VHDL

這是一個關於我詢問的單獨問題的分支。我將更深入地解釋我想要做什麼以及不喜歡什麼。這是一個學校項目，不需要遵循標準。 我正在嘗試製作SIMON遊戲。現在，我試圖做的是使用一個開關的情況下，每個級別應該是更快（因此不同的分頻器）。第一級應該是第一級頻率，而LED的模式應該是點亮和消失的。在我投入開關盒之前，第一個等級本身（沒有第二等級的東西），並且它照亮並且應該消失。我還使用compare = 0爲了

vhdl fpga altera 2017-04-16

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錯誤：/..integrator.vhd(47）：在「process」附近：（vcom-1576）期望中IF VHDL

我試圖添加兩個寄存器來存儲有符號位的一個3位[FRQ（2 downto 0 ）]和其他7位[PHS（6 downto 0）] ...並且必須在7位寄存器[PHS（6 downto 0）]中存儲這兩個寄存器。預先感謝您的有益姿態。 我得到的錯誤是... >>> 錯誤：/..integrator.vhd(47）：近 「過程」：（VCOM-1576）預計IF VHDL 這裏是我的代碼： library

vhdl synthesis asic 2017-04-17

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VHDL錯誤10344不知道該怎麼辦

我試圖讓集&負荷d-觸發器代碼（同步），但它一直給我count <= '0' & d; it has 2 elements but must have 9 elements error.Thanks提前 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity syn is port

vhdl 2017-04-17

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