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    Modelsim的模擬輸出總是顯示高impledance狀態（藍線）

    我使用Verilog和所有的輸入模擬中是好的，但所有輸出保持高impledance狀態（在波窗口藍線）。 這裏是.V文件： module de_mux( input clk, NewPacket, input [7:0] DataIn, output reg [7:0] DataOut0, DataOut1, DataOut2, DataOut3, DataOut4, DataOut5, Da
    verilog simulation hdl modelsim 2016-09-17

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    如何從VHDL中選擇一種頂級體系結構（從一個文件中）？

    我有3個vhdl top在conf_gate.vhd的主要體系結構。在每個架構中，我想選擇兩種架構中的一種架構（取決於常量的值）。我可以通過使用來自同一頂部的配置關鍵字（conf_gate.vhd）來選擇體系結構之一嗎？實施例在下面列出（配置語句是在文件的結尾） Pastebin 3_architecture_vhdl -- configuration gate -- File: conf_ga
    vhdl hdl 2016-09-19

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    Vivado 2016.2模擬器不支持System Verilog $ cast或$ sformatf

    使用Vivado 2016.2模擬器我需要在System Verilog中將一個int值轉換爲字符串，但不支持$ cast和$ sformatf。還有什麼其他函數或方法可用於我成功地將int型轉換爲字符串？
    verilog system-verilog hdl vivado test-bench 2016-09-21

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    vhdl中if語句的語法錯誤

    我是VHDL的新手。我正在嘗試使用代碼來查找位矢量是否甚至不是（使用位矢量的漢明權重）。我寫的代碼是： entity hw_mod is generic( bits:integer ); port ( inp : in std_logic_vector((bits-1) downto 0; cout : out std_logic); end entity hw_mod arc
    vhdl hdl 2016-09-24

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    用於ALU的Verilog HDL行爲編碼調用模塊

    這是我第一次使用verilog hdl進行編程，並且無法弄清楚我的代碼出了什麼問題。我需要在行爲代碼中設計一個簡單的ALU。 到目前爲止，我已經創建了一個減法器和加法器模塊（我需要添加更多的模塊，但是我希望在添加其他模塊之前讓這些模塊在ALU模塊中工作）。 我有單獨的.V文件以下模塊在同一個項目（很肯定這是一種行爲？）： module adder3bit(sum, co, a, b); para
    overflow verilog hdl alu 2016-10-06

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    用於生成周期性波形的Verilog代碼

    我正在編寫一個Verilog程序，它將反覆運行並將變量clk的值從0更改爲1，回到0等等，運行無限次。以下是該模塊的代碼： module FirstQuestion( output clk ); reg clk; initial begin while(1) begin clk = 0; #10 clk = 1; end
    verilog hdl 2016-10-10

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    異步復位d觸發器代碼語法錯誤

    我在寫代碼來實現異步復位d flipfip，但[email protected]線呈現出語法錯誤： `timescale 1ns/1ps module Dflipflop( input D, input reset, input clk, output Q ); reg Q; initial begin if(reset==1) //clear the out
    verilog hdl 2016-10-11

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    如果verilog和VHDL是「HDL（硬件描述語言）」，Python，Java等是什麼？

    我是一名編程學生。 如果verilog和VHDL是「HDL（硬件描述語言）」，Python，Java等是什麼？ 只是一個「編程語言？」
    python programming-languages vhdl verilog hdl 2016-08-22

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    初始化動態數組VHDL

    --in the package type t_array is array (natural range <>) of std_logic_vector (7 downto 0); type p_array is access t_array; --in my testbench variable my_array : p_array := null; begin my_array
    vhdl hdl 2016-08-25

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    的Verilog fwrite的輸出字節

    我知道，如果我的Verilog輸出二進制文件，那麼我可以使用下面的Verilog IO標準功能： $fwrite(fd,"%u",32'hABCDE124); 但上面的命令寫入的4字節數據到文件。如果我想寫入的二進制數據只有一個字節，兩個字節或三個字節會怎樣？ 我該怎麼做？ 例如，我知道下面會不會做我想做的： $fwrite(fd,"%u",8'h24); $fwrite(fd,"%u",1
    verilog system-verilog hdl 2016-10-14
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