Modelsim支持SV

Question

我目前使用的是modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog來設計和驗證我的項目。任何想法哪個版本的Modelsim都支持sytemverilog的設計和驗證子集？我之前使用過VCS，並試圖找到它，如果我可以使用Modelsim而不是VCS進行仿真。

在此先感謝！

Answer 1

你與學生版本，所以請嘗試其中之一list。

我想沒有一個開源的模擬器，讓我們知道如果你找到了一些東西。

其他選項，你可以使用其他的東西，如myhdl檢查出this以及。

Answer 2

根據this table,ModelSim支持SystemVerilog設計功能，但不支持驗證功能。這意味着它可能不支持類，隨機化或SV的覆蓋功能。

來自Mentor Graphics的最新模擬平臺的品牌爲Questa。這實際上只是Modelsim的擴展。 Questa全面支持SystemVerilog。如果您有（或可以獲得）許可證，這就是您想要的。我的經驗是，EDA模擬器是以分層方式授權的，所以某些功能只有在您擁有特定許可時纔可用。

的奎斯塔模擬器營銷頁是在http://www.mentor.com/products/fv/questa/

Answer 3

的ModelSim 10.1d支持的SystemVerilog除了SystemVerilog的覆蓋，SystemVerilog聲明，randomize()方法，和program塊。學生版和Altera-Starter版本是免費的。

ModelSim 10.1d可用於驗證。大多數驗證工程師正在使用UVM庫，並且ModelSim can run UVM。

A trivial UVM testbench for ModelSim