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    將VGA與Virtex-5 FPGA電路板連接

    我需要將VGA屏幕連接到Virtex-5 FPGA電路板才能顯示圖像。我知道如何將VGA與Spartan-3E入門板連接起來。但我不知道如何用Virtex-5來實現。
    image-processing fpga hdl virtex 2015-11-16

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    如何更改Xilinx Virtex-5 FPGA ML501，ML506和ML510電路板的電源電壓？

    我試圖做一個實驗，看看不同的電源電壓如何影響環形振盪器的頻率和SRAM單元的可靠性。我可以訪問幾個Xilinx Virtex-5電路板，即ML501，ML506和ML510。我試圖搜索網頁，但到目前爲止我還沒有發現任何有用的東西。我有一些FPGA設計的經驗，但我從未嘗試過改變電源電壓。所以我對如何開始真的無能爲力。是否有人（曾經做過類似項目）請告訴我如何改變這些FPGA電路板的電源電壓？
    verilog fpga xilinx virtex 2013-11-04

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    如何獲取Xilinx Virtex-5 FPGA芯片的片上溫度？

    我試圖做一個實驗，看看不同的片上溫度如何影響環形振盪器的頻率。我知道隨着溫度的升高，環形振盪器的頻率也會降低。但我不知道每增加1攝氏度會下降多少。這就是爲什麼我想要做這個實驗。我計劃在賽靈思Virtex-5 FPGA電路板（ML501，ML506或ML510）中實現環形振盪器，因爲這些是我擁有的唯一電路板。有誰知道我如何能準確讀取Virtex-5中的片上溫度？
    fpga xilinx temperature virtex 2013-11-04

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    賽靈思Virtex6塊RAM寬度

    我對Virtex-6 BlockRAM感到困惑。 我想實現一個15位地址（32,768字）的BRAM和12位每個字的寫入和讀取數據。當我探索實現的設計時，我發現使用12塊BlockRAM來實現這一點。這是否意味着Virtex-6中的每個BRAM都有1位數據？ Virtex-6中每個BlockRAM的數據寬度和容量是多少？
    fpga xilinx virtex 2016-02-28

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    與Xilinx virtex-5 FPGA電路板接口

    我一直在使用斯巴達3e入門套件電路板很長一段時間。但現在我正在嘗試使用virtex-5 ml505 xc5vlx110t板（ff1136）。而我面臨的第一個問題是xilinx ise 14.7沒有這個板子的封裝（它只有vlx50t封裝）。我更新了許可證文件，但沒有幫助。我認爲這可能是一個安裝問題，所以我安裝了xilinx ise 14.2。顯然這個版本包含virtex-5 ml505 xc5vlx
    verilog fpga xilinx-ise virtex 2015-11-22

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    如何驗證賽靈思Virtex 5上的回讀數據？

    我知道它在配置指南中討論了它，但是看起來像是一個很難通過視覺來驗證它。是否有任何工具可用於自動驗證回讀數據？
    fpga xilinx virtex 2015-04-03

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    如何使用Xilinx-FPGA Virtex5/7的存儲器作爲映射到x86-CPU地址空間的內存？

    是否可以將Xilinx-FPGA Virtex5/7的存儲器用作映射到Intel x86_64-CPU內存的虛擬和/或物理地址空間的內存，以及如何操作？我需要使用具有直接存儲器訪問（DMA）的統一單個地址空間到CPU的FPGA存儲器（比如簡單的存儲器訪問CPU-RAM）。 CPU：x86_64的英特爾酷睿i7 操作系統：Linux內核2.6 接口方面：PCI-Express 2.0的8倍
    fpga xilinx dma memory-mapping virtex 2013-10-04

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    什麼是FPGA上的線程（Xilinx Virtex 5/7），以及它的數量是多少？

    什麼叫做FPGA上的執行線程（Xilinx Virtex 5/7），它的理論上有多少個數（最小和最大）？
    multithreading fpga xilinx virtex 2013-10-05

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    對於virtex 5，IOBDELAY的ucf文件中的語法是什麼？

    # Sets the attributes to an input differential pin pair (din) NET <din_p> LOC=<AE7> | IOSTANDARD=<LVDS_25> |IOBDELAY=<NONE/BOTH/IBUF/IFD> | DIFF_TERM=<TRUE>; NET <din_n> LOC=<AF7> | IOSTANDARD=<LVDS
    syntax vhdl fpga virtex 2016-10-13

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    使用BUFIO和BUFG實現時鐘區域

    我需要在Virtex 6中實現一個源同步接收器，該接收器從高速ADC接收數據和時鐘。 對於SERDES模塊，我需要兩個時鐘，基本上是輸入時鐘，由BUFIO和BUFR緩衝（推薦）。我希望我的照片能夠讓情況變得清晰。 Clock distribution 我的問題是，我有一些IOB的，不能由BUFIO，因爲它們是在不同的，不相鄰時鐘區域到達。 一位朋友推薦使用MMCM並將輸出連接到可以連接所有IOB的
    buffer vhdl fpga clock virtex 2017-03-18
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