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    爲VHDL設計運行多個測試平臺

    每當我創建一個VHDL設計時，我都傾向於有很多模塊。然後將這些模塊中的每一個連接到一個主文件，因此一切都合成。但是我想爲這些模塊編寫單獨的測試臺，併爲全球過程編寫一個測試臺。如果我可以做一些將所有這些測試平臺連接在一起並使它們連續運行，以便在一次運行中測試我的整個設計，那將是非常好的。我怎麼能這樣做？我喜歡使用GHDL並聲明。是否有可能創建一個超級測試臺？或者一個迭代它們的shell腳本會更好？
    unit-testing vhdl verification ghdl test-bench 2016-01-23

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    在vhdl testbench中寫入的assert report語句未在控制檯中顯示

    我正在爲2位寄存器編寫代碼和測試臺，但在我的測試臺中，我的assert report語句未顯示在控制檯中，當我運行測試臺的模擬。我正在使用Modelsim PE學生版本10.4a，並且正在運行100 ns的模擬。 這裏是測試臺和控制檯鏡像 PLZ的幫助。提前致謝。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_uns
    vhdl modelsim test-bench 2015-12-09

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    比較器的Verilog測試平臺錯誤

    我是Verilog的新手，當a等於，小於，大於b時，我需要製作一個8位比較器。下面是我的代碼（這使我沒有任何錯誤）： module MagnitudeComparator8bit (input signed [7:0]a, input signed [7:0]b, output eq, output lt,
    verilog system-verilog test-bench 2016-01-28

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    verilog-構建一個小型組合電路

    我想構建一個小型組合電路（幾個或者1個，1個非門），並且我偶然發現了測試平臺中的一個問題（甚至可能在之前），並且希望有人可以幫助我。 the circuit is here 這是代碼： module hewi(input D3,D2,D1,D0,output A0,A1,V); wire k,s; //outputs of the and and not gates not
    logic verilog test-bench 2015-12-13

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    從模擬的Quartus的ModelSim發射的不能正常工作

    這是測試臺 `timescale 1 ps/ 1 ps module sum_fix_vlg_tst(); reg select; reg [7:-8] valor_a; reg [7:-8] valor_b; // wires wire [8:-8] result_fx; sum_fix i1 ( .result_fx(result_fx), .
    verilog modelsim quartus test-bench 2016-02-08

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    即時無法寫入輸出到verilog文本文件。請檢查它是什麼問題

    module fir_tb; // Inputs reg clk; reg reset; reg [7:0] inp; reg [15:0]rom[1:8001]; reg [15:0]addr=0; // Outputs wire [7:0] outp; // Instantiate the Unit
    verilog fwrite xilinx test-bench 2016-02-15
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