system-verilog

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    陣列

    我有被限定成陣列的列表： bit [2:0] Param1[8]; . . bit [2:0] Param16[8]; 我想以創建這些陣列的列表，以iterarte超過它們： bit [2:0] array[16][8] = {Param1, Param2 ... Param16}; 但是當我嘗試向該數組中的每個數組寫入3位長的位，結果是錯誤的。我錯過了什麼？
    arrays system-verilog 2017-08-23

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    的SystemVerilog的TypeDef能;具有零個包裝或未包裝陣列尺寸

    我目前試圖以定義包含一個8比特的無符號寄存器中的新的數據結構對象使用的TypeDef SystemVerilog中噸索引對象和32位整數簽署但我不斷收到錯誤： 錯誤（10053）：在UART.v Verilog HDL語言錯誤（35）：不能索引對象的「數據」零個包裝或未包裝陣列尺寸 我已經重新創建一個下面的簡單實現，其中topLevelModule實例一個lowLevelModule，它確定構成結
    verilog typedef fpga system-verilog 2017-08-29

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    SystemVerilog註冊設計競賽規避

    在systemverilog中進行數字設計時，遇到了有關賽車條件的問題。 驅動我設計的測試臺（我無法修改）驅動輸入，使得設計中的某些寄存器由於競爭條件而無法正常工作。 下面是一個EDA-操場例子說明了所發生的事情（「之前」輸入改變時鐘確實，在時間爲15ns）： http://www.edaplayground.com/x/rWJ 有沒有一種方法，使設計（一簡單的註冊在這種情況下）抵抗這個特殊的問題
    scheduling system-verilog race-condition digital-design 2017-08-29

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    非阻塞賦值參考參數

    我想了解System Verilog中的任務如何工作。我認爲一個任務只是一種命名和參數化一些代碼的方式，否則它可能會出現在begin和end之間。但是，參數的工作方式並不明顯。 說我想從一個模塊中分解出非阻塞賦值的實例。我可能會做類似以下的事情，從而達到了只有參數（ff_0和ff_1）有兩個相同任務的實例不同的地方。 module test_inlined; bit clk; int cou
    system-verilog 2017-08-29

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    a，b，c的值是什麼？

    據我所知，不建議混合阻塞和非阻塞。但如果確實存在，a，b，c的值是什麼？ module TB; reg a, b, c; initial begin a = 3; b = 4; $display ("a = %d, b = %d, c=%d\n", a, b, c); c <= a + b; $display ("a = %d, b = %d,
    verilog system-verilog blocking nonblocking 2017-08-29

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    始終在零時間阻止執行

    我想在零時刻始終執行阻止。 例如下面的代碼將不會在零時刻執行。 always @* begin //functional code end 我在最後移動的靈敏度列表中，這樣的代碼將在零時刻執行， always begin //funcitonal code @*; end 此代碼執行時間爲零，但零時間畢竟不以執行，即使有塊內使用的輸入變化。例如參見下面的代碼和它的輸出： modu
    verilog system-verilog 2017-08-31

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    如何在SystemVerilog中創建一個空數據類型或條件字段

    我想編寫其中某些輸入不存在的代碼。我想創建一個包含這些參數的結構（除其他外）。我該怎麼做？我試圖使用生成，定義一個空結構（typedef struct {} empty_t）和0大小的數組（logic foo[0]），但我所有的嘗試失敗作爲語法錯誤。 編輯：我想這樣做（簡體）： module foo(clk, data_in, opt_data_in); parameter USE_OP
    system-verilog 2017-09-01

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    註冊模型在UVM中的用途是什麼？

    在UVM中，測試臺對DUT的內部寄存器沒有任何可見性。那麼爲什麼在UVM測試平臺架構中鏡像和創建註冊模型？它的用途是什麼？ 測試平臺不會知道狀態位等是否更新或不在DUT內部，因爲它只能訪問其輸入輸出端口。
    system-verilog uvm 2017-09-04

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    Verilog Uknowns

    module subtractor(out,x,y); output [31:0]out; input [31:0]x,y; wire c_out,c_dummy; wire [31:0]sum1,sum2,sum3,y_c; reg c_in; ones_complement oc0(y_c,y); thirtytwo_bi
    verilog system-verilog 2017-09-04

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    如何同步來自不同UVM代理的兩個不相關的UVM序列項目？

    這是我驗證奇偶編碼器解碼器DUT的方案。此處的解碼器輸入代理是重新激活的代理，並將錯誤注入從編碼器輸出代理中的被動監視器捕獲的數據流中。 現在我已經分別爲編碼器和解碼器輸入代理序列和序列項目。但是，如何同步兩個代理，以便解碼器重新激活代理添加錯誤併爲每個數據按順序創建一個新數據包。 例如，假設編碼器以1000,1010,0100,1011的順序發送數據，並且解碼器重新激活代理以次序（一個熱位） -
    system-verilog uvm 2017-09-05
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