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    數質蘊涵和EPI

    我的TA的解決這個問題，總理蘊涵（PI）爲 f(a,b,c,d)= Sigma m(0,2,4,5,8,10,11,13,15) 號是7和必要的PI（EPI）的數量是1。這將如何計算？我認爲這是錯誤的。任何想法？ 我的解決辦法是：
    computer-architecture digital-logic vlsi digital-design 2015-02-23

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    數字設計簡單操作發現複用和解碼？

    我的文件不是數字設計，但我遇到了一個簡單的問題。如何在不使用真值表的情況下找到以下兩個圖的操作？ （這些即寫式）
    computer-architecture decoder digital-design 2015-04-14

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    編譯錯誤：在這種情況下，網絡不是合法的左值

    我是Verilog的新手，在定義if-else循環時遇到問題。該錯誤消息是 A net is not a legal lvalue in this context" for all assign statements in the given code. always @(adbar) if (adbar==1'b1) begin assign Z[0] = m_out[0]
    verilog asic digital-design 2015-04-23

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    可編程邏輯器件

    我對理解PAL器件的結構有困惑。 我的第一個問題是，如果我們購買了PAL設備，那麼我們怎麼能知道OR數組中每個OR門添加了多少個分項？換句話說，我問，有沒有什麼標準可以讓我們知道每個OR門在OR數組中有多少個輸入？ 接下來就是我們在可編程的PAL設備中有一個AND陣列。現在假設我們有4個輸入，那麼AND陣列中的每個AND門都需要8個輸入。這取決於我們應用了多少變量，但是我們可以將所有變量應用於與門
    signal-processing digital-logic digital-design 2010-01-08

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    如何思考數字電路設計

    如何思考如何以抽象的方式設計數字邏輯芯片？ 我目前正在研究「計算系統的元素」我在第一章中，我從Nand開始實現了以下大門。 不 而且 或者 異或 複用器 DMUX 16位不 16位和 16位或者 16位複用 8路或者 現在我卡試圖實現16位四路複用。 我試過把真值表轉換成規範的表示法，但是我最終得到了一個巨大的混亂。使用規範表示對「較小」芯片運行良好，但現在非常複雜。我怎麼能考慮把一個「複雜」的芯
    hardware logic circuit digital-design 2011-10-17

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    僅使用解複用器設計一個或門

    僅通過使用解複用器來顯示或門操作。 我知道這是非常不切實際的實施，但這些類型的問題正在被要求在分班考試中。 http://i.stack.imgur.com/mQAZD.png 退房OR門真理如果從上述鏈接
    digital-design 2014-02-13

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    「警告C0007：架構有未綁定的實例」問題！

    我從附有「數字設計基礎」一書的CD中獲得以下源代碼。 當我試圖運行程序時，它給了我下面的錯誤： Compiling Fig17_13.vhd... C:\Users\SPIDER\Desktop\EE460\The Final Project\Fig17_13.vhd(25): Warning C0007 : Architecture has unbound instances (ex. ct2
    counter vhdl digital-design 2011-05-27

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    16位陣列需要5位地址（Xilinx Vivado HLS）？

    我是賽靈思HLS的新手。我正在接受教程ug871-vivado-high-level-synthesis-tutorial.pdf（第77頁）。 的代碼是 #define N 32 void array_io (dout_t d_o[N], din_t d_i[N]) { //..do something } 合成後，我得到了像 我很困惑報告如何地址端口的寬度已經自動調整大
    hardware xilinx synthesis digital-design 2015-02-11
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