不適用Virtex-6電路的max_fanout屬性

Question

我有一個8192行（13位地址）和12位寬度的塊RAM。
在Virtex-6中，我們有36kb Block Ram。所以ISE設計套件實現了我的內存爲三個36kb的BRAM，寬度爲4位。

對於時序問題，我希望ISE爲每個BRAM讀/寫地址使用單獨的觸發器。因此，對於讀寫地址寄存器，我設置了屬性，但它們不適用。

Answer 1

的一般解決這類問題是擺在任何層次的獨立層，你想合成器不改變。然後給它一個名稱（它的實例名），然後你可以在你的合成器中引用它，以便告訴它不要改變該層次結構的那部分。

因此，就你而言，你可以把這些過程推斷出這些觸發器在一個單獨的層次結構中。我不知道如何告訴ISE，然後單獨留下這些層次的層次，但我很肯定會有一種方法來做到這一點。 （現在你知道一般原則，你可以盡我所能地搜索手冊）。