如何在systemverilog中使用函數？

Question

我發現像這樣的句子。

function device check_device ; 
     case .. 

in system verilog code。

該設備由enum typedef組成。 另外檢查_device是什麼。

有誰知道這是什麼？你能解釋一下嗎？

此外，爲什麼 - >事件存在，除了@？ 他們有什麼不同？

Answer 1

考慮的代碼片段，check_device是您所定義的函數的名稱。它會返回一個值爲的設備，正如您所說的是typedef ed作爲enum的定義。

在SystemVerilog中，您可以聲明一個顯式事件並在其上等待。運營商→用於觸發顯式事件。運營商@，就像Verilog一樣，可以讓您等待事件發生。

例如：

class Foo; 
    event bar; 
    // ... 
    function void notify_bar; 
    ->bar; 
    endfunction; 
    task wait_for_bar; 
    @bar; 
    endtask; 
endclass