使用Quartus在SystemVerilog中循環命名

Question

即使SystemVerilog沒有，Quartus也需要循環命名。有沒有辦法避免它？ （我可以使用ModelSim，但是我需要用Quartus來處理我的FPGA。）

Answer 1

你的意思是生成循環標籤嗎？始終/初始塊內For循環的標籤是可選的。

但是需要爲循環標籤生成以便在需要添加約束的情況下使分層路徑已知......模擬器將爲未命名的生成循環創建一個標籤，如genblk1，genblk2，...但綜合工具需要正確地創建層次結構。

我會建議你添加標籤以便生成if/case /所有的時間。