VHDL分配時...... else呈現語法錯誤

Question

簡單地說，這條線會出現什麼問題？

zero <= '1' when alu_out = "00000000" else '0'; 

它在一個過程中。 zero是std_logic和alu_out是std_logic_vector(7 downto 0)。兩者都在實體中定義，並且分配在架構中進行。錯誤是：

Error (10500): VHDL syntax error at alu.vhd(27) near text "when"; expecting ";" 

Answer 1

聽起來像是用VHDL-2002修訂版，其中併發條件信號分配格式不能被用作一個進程的聲明。

嘗試啓用VHDL-2008修訂支持（如果該工具允許），否則使用if語句或編寫自己的三元函數。

另請參閱此question and answer。

對於Altera Quartus Prime ver。 15.1 VHDL輸入版本選擇如下圖所示。