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在仿真中,'a'不會改變它的值,我似乎也不知道爲什麼。 「執行(合作)」總是作爲HiZ出現,'總和'創造了一些奇怪的價值。 '(溢出)'值 有人可以幫我解決這個問題嗎? 任何幫助將不勝感激。 非常感謝。Verilog仿真錯誤
`timescale 100ps/1ps
module RCA_tb;
reg [7:0] a;
reg [7:0] b;
reg ci;
wire [7:0] sum;
wire co;
wire of; //overflow
integer i;
RippleCA RCA(a,b,ci,sum,co,of);
initial begin
a=0;
b=0;
ci=0;
end
initial begin // all possible cases
for(i=0; i<256; i=i+1)
#10 {a, b, ci} = i;
end
endmodule
module RippleCA(a,b,ci,sum,co,of);
input [7:0] a;
input [7:0] b;
input ci;
output [7:0] sum;
output co;
output of;
wire[6:0] c;
FullAdder a1(a[0],b[0],ci,sum[0],c[0]);
FullAdder a2(a[1],b[1],c[0],sum[1],c[1]);
FullAdder a3(a[2],b[2],c[1],sum[2],c[2]);
FullAdder a4(a[3],b[3],c[2],sum[3],c[3]);
FullAdder a5(a[4],b[4],c[3],sum[4],c[4]);
FullAdder a6(a[5],b[5],c[4],sum[5],c[5]);
FullAdder a7(a[6],b[6],c[5],sum[6],c[6]);
FullAdder a8(a[7],b[7],c[6],sum[7],cout);
xor x2(of,c[6],co); //overflow detection
endmodule
module FullAdder (
a,b,ci,sum,co
);
input a,b,ci;
output sum,co;
wire w1, w2, w3;
xor x1(sum, a, b, ci);
and a1(w1,a,b);
and a2(w2,b,ci);
and a3(w3,ci,a);
or o1(co,w1,w2,w3);
endmodule
這是我的Verilog代碼。
將3個測試平臺的初始塊合併爲一個。 – Laleh
感謝您的評論。只是編輯了我的代碼並進行了模擬,'ci'每改變10個,但其他問題都保持不變。特別是'a'不會改變,並且和會產生包括xs在內的值。 – Jaeyeong