AXI總線到Wishbone包裝

Question

請問誰能告訴我關於AXI總線及其信號。我也想知道關於AXI總線到wishbone總線包裝以VHDL實現它。 我正在查看FPGA中寄存器的實現，然後從LINUX提供相應命令來驅動zedboard上的LED。 wishbone總線用於傳輸數據並與寄存器進行通信。

Answer 1

下面是一些文件的AMBA（高級微控制器總線架構），包括AXI和AXI-光：

• Xilinx UG761 - AXI Reference Guide
• ARM - AMBA Open Specifications
• Wikipedia article

如果你要爲WishBone寫一個GPIO寄存器映射模塊，爲什麼不寫一個AXI寄存器/ GPIO映射器，並將AXI2WB橋？

我以爲OpenCores有一個AXI2WB包裝，但我找不到它。

Answer 2

我知道，這是一個老問題，但沒有回答正確的HDL源提供的鏈接，我想提出幾點：

1. 沒有用Verilog的AXI to WB bridge作者Daniel Strother（編寫於2011年）
2. 在OpenCores上有一個非常簡單的AXI4-Lite到Wishbone橋（該項目也包含AXI4-Lite到IPbus橋）由我和我的同事用VHDL編寫。