在下面的Verilog分配寄存器rotationDoneR
被分配給該信號,然後另一個寄存器rotationDoneRR
被分配給相同的寄存器。這是否意味着兩個寄存器都保持相同的值,並且條件從來都不是真的?Verilog:將寄存器分配給寄存器
input wire RotationDone; // from the module definition
reg rotationDoneR;
reg rotationDoneRR;
rotationDoneR <= RotationDone;
rotationDoneRR <= rotationDoneR;
if (rotationDoneR && (! rotationDoneRR)) begin
InterruptToCPU <= 1;
end
感謝您的任何澄清!