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    訪問界面路徑的好方法

    請幫助找到一個解決方案，以獲得漂亮的代碼。 所以在我的代碼中，我必須做幾次強制，因爲tb和其他部分設計正在驅動相同的電線。因此，我有很多的力量陳述這樣的： 力TOP.u_proto_mc_top.gtx_rx_reset = TOP.u_proto_mc_top.u_GTX_RXB.gtxMaster_itf_inst .rstn; 力TOP.u_proto_mc_top.gtx_tx_reset
    system-verilog uvm 2017-04-03

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    財產不適用於QuestaSim的案例聲明10.4B

    我想直接從SystemVerilog 2012 LRM中使用case語句編寫屬性。 property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n); 2'd1 : $rose(i_ffs
    system-verilog uvm system-verilog-assertions questasim 2017-04-03

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    差分具有相同的採樣事件@sim

    我有相同的採樣事件@sim兩個事件： unit monitor_a_u is { sample_a : interface_port of tlm_analysis of data_item_s is instance; data_a : simple_port of uint(bits:32) is instance; keep data_a.hdl_path()
    uvm specman e 2017-02-17

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    適配器序列使用不同的總線驅動程序

    我有通用序列，生成序列項目以實現算法。我需要在不同的測試平臺上運行此序列，其中使用了不同的代理（如AXI或PCIe）。 可能最好的實現方式是獲取通用項目並將其轉換爲特定代理項目並啓動代理順控程序的適配器。 謝謝，
    uvm 2017-02-22

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    我在哪裏可以在監視器中寫入併發斷言？

    我要寫以下併發斷言在我的顯示器： assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2)); 我試圖把它的run_phase，但我得到了以下錯誤： 併發斷言不會在任務/類方法允許的。 我應該把它放在哪裏？
    system-verilog assertions uvm system-verilog-assertions 2017-03-01

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    如何使用同一類intest的2個不同實例？

    我在我的測試之一以下run_phase任務： //run_phase task run_phase(uvm_phase phase); tx_big_sml_diff_sequence tx_seq_i; axi_config_reg_sequence axi_seq_i; phase.raise_objection(.obj(this));
    system-verilog uvm 2017-03-01

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    對象的包裝和傳遞給UVM中的驅動程序

    我對UVM非常陌生。請指導我一個關於如何使用驅動程序打包數據包成員並將其傳遞給驅動程序DUT接口的很好例子。直到現在，我一直在做沒有包和共享驅動器的代碼廢料（運行階段） task run_phase(uvm_phase phase); begin Packet simple_seq; forever begin seq_item_port.get_
    system-verilog uvm 2017-03-04

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    不同的UVM包裝方法有什麼區別？

    我想知道什麼在使用這兩個 function void do_pack(uvm_packer packer); super.do_pack(packer); packer.pack_field_int(correct_data_in,$bits(correct_data_in)); packer.pack_field_int(valid_in,$bits(valid_i
    system-verilog uvm 2017-03-09

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    UVM TB組件中使用

    我有奇偶校驗編碼器解碼器中的驗證TB結構等所示，其中我在驅動數據到編碼器，得到了輸出，增加隨機誤差，並傳遞它作爲解碼器的輸入。 我的問題是我需要兩個驅動程序來驅動1）Data_in_08p和2）Data_corrupted_in？我應該有一個在隨機位置產生隨機錯誤的組件，並用Data_out_08p對其進行異或。該組件的性質應該是什麼，即它應該是一個驅動程序？我可以在1位代理商中擁有兩名司機，還是
    system-verilog uvm 2017-03-10

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    無法編譯我的UVM類

    我有兩個文件sequence_item.sv和sequencer.sv分別與下面的內容。我無法編譯sequencer.sv，錯誤爲 ** Error: /afs/asu.edu/users/s/m/u/smukerji/UVM_practice/sequencer.sv(6): (vlog-2730) Undefined variable: 'Packet'. 可能這是一個簡單的錯誤。我的兩個
    system-verilog uvm 2017-03-10
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