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我是Verilog的新手，並試圖找出函數可以定義/聲明在verilog（就像我知道函數可以在包中定義，還有什麼？）。提前致謝。Verilog中的哪些構造可以包含函數？
A
回答
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在的Verilog，函數可以聲明
之間module和endmodule（即，在一個模塊的當前區域 - 一個模塊內部，但外部的initial或always塊）generate和endgenerate
就是這樣。
在系統的Verilog，函數可以
module和endmodulegenerate和endgenerate
和
- 012之間聲明和
endclass interface和endinterfacechecker和endcheckerpackage和endpackageprogram和endprogram
和
- 一個
module/interface/checker/package/program
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可能最簡單的聲明和使用函數的方法就是在<module_function_pkg>.vh中聲明所有的函數，並且包括設計verilog文件的函數。
使用它作爲@ dave_59在評論中說。
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甲函數之外可用於任何地方使用的值，或任何一個程序語句是允許的。這幾乎是無處不在。 –
@ dave_59哪裏可以定義/聲明包？ – 9121
@ dave_59太寬？我用72個字完全回答了（在我看來）。 –