RISCV Verilog HDL語言代碼

我在Xilinx ISE編譯RISCV Verilog HDL語言時，遇到下列錯誤：RISCV Verilog HDL語言代碼

它說，在模塊vscale_pipeline

295: ifndef SYNTHESIS 
296: PC_WB <= $random;

請顯示一些代碼，然後人們可以幫助您改進/修復您的腳本。在你的問題上添加更多細節。 http://stackoverflow.com/help/how-to-ask – olibiaz

這聽起來像您擁有的verilog不被Xilinx ISE支持。我會聯繫該代碼的提供者。 – user2548418

'SYNTHESIS'是在這行代碼之前定義和定義的嗎？編輯訂單事宜。 – Greg

「不支持的系統函數調用」在以下代碼行296

$隨機是不是合成的，所以把它拿出來

2016-05-07 01:37:01

一些綜合工具定義SYNTHESIS宏，以便更容易使用

跳過合成非綜合代碼

`ifdef SYNTHESIS 
... 
`endif

塊，如在此代碼中所做的那樣。

Xilinx XST默認不會定義這個宏，因此您必須手動配置XST以在合成過程中定義宏。有關如何執行此操作的詳細信息，請參閱this Xilinx AR。

2016-05-17 07:32:14 CliffordVienna

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