輸入端口聲明格式

Question

我發現了一個verilog I2S模塊，我試圖理解它。

的模塊開始與delaration parameter AUDIO_DW = 32 再往如下：

input [AUDIO_DW-1:0] left_chan, 
input [AUDIO_DW-1:0] right_chan 

然後

reg [AUDIO_DW-1:0]  bit_cnt; 
reg [AUDIO_DW-1:0]  left; 
reg [AUDIO_DW-1:0]  right; 

我仍然在學習Verilog和我的文字，以及在線教程不建議使用此端口聲明格式。

Answer 1

這是一輛公共汽車。參數只是被取代的所以這等於說是這樣的：。

input [31:0] left_chan, 
input [31:0] right_chan 

reg [31:0]  bit_cnt; 
reg [31:0]  left; 
reg [31:0]  right; 

也就是說，你聲明瞭兩個32位輸入總線，和3個32位寄存器。

請注意，當實例化模塊時，可以使用defparam覆蓋參數值。