我可以在生成語句中使用變量嗎？

Question

我想知道是否可以使用生成語句中的變量。

signal bitmap_nodes : std_logic_vector(0 to NB_NODES-1) := (others => '0'); 

CIRCULAR: if (CLOCKWISE = 0) generate 
    variable index : integer := 0; 
    begin 
    GENERATE_NODE : for i in NB_NODES-1 to 0 generate 
    begin   
     node_inst: node 
     port map (     
      rx_bitmap => bitmap_nodes(index) 
     ); 

     -- Increment index 
     index := index + 1; 

    end generate GENERATE_NODE; 

end generate CIRCULAR; 

這裏，變量僅用於矢量切片。它的作用是分配如下（假設NB_NODES等於4）：

NODE0 -> bitmap_nodes(3) 
NODE1 -> bitmap_nodes(2) 
NODE2 -> bitmap_nodes(1) 
NODE3 -> bitmap_nodes(0) 

Answer 1

這似乎是一樣的：

LAST: if (i = 0) generate 
      firstnode : node 
      port map (
       rx_bitmap => bitmap_nodes(NB_NODES-1) 
      ); 
     end generate LAST; 

是不是？

編輯：

我還不太清楚爲什麼你要做到這一點，但你可以（後VHDL87）把shared variable在這方面的（你可以把它很像architecture和begin之間的部分）。記住共享變量必須是protected類型，如果你不會遇到各種競爭條件的問題。

但是，由於生成語句必須用併發語句填充（而變量賦值不是），所以不能像正在執行的那樣增加變量。

同樣，我會非常有興趣看到一個例子，其中該功能是必要的（或者是更是一個學術問題的？）