如何使用VHDL將24MHz和12MHz時鐘轉換爲8MHz時鐘？

Question

我正在編寫一個使用VHDL將24MHz和12MHz時鐘轉換爲8MHz時鐘的代碼。任何人都可以幫助我在這個編碼？提前致謝。

Answer 1

這是FPGA嗎？或者是其他東西？你真的把時鐘分開，還是隻是一個信號？對於由三個計數器鴻溝，試試這個鏈接：

http://www.asic-world.com/examples/vhdl/divide_by_3.html

而對於2/3：

http://www.edaboard.com/thread42620.html

Answer 2

使用（視系列FPGA），一個DCM或PLL - 有文檔中的例子。如果你告訴我們哪個家庭，我可能會更直接地指出你。

編輯： 正如你說的斯巴達3ADSP - 你需要：

• 使用內核生成時鐘控制嚮導來創建你與你所需要的組件的VHDL或Verilog文件，並希望您永遠不需要了解發生了什麼
• 閱讀庫指南和該芯片的用戶指南的DCM部分，並自行實例化DCM，並將正確的泛型/參數應用於該指南。

配置完成後，不要忘記在DCM配置完成後應用復位脈衝，並確保脈衝持續時間足夠長。每個家族的最小脈衝長度是不同的，我不記得那個芯片是什麼，所以請檢查數據表。

Answer 3

正如Martin已經說過的，賽靈思推薦使用時鐘管理器件，以便將時鐘頻率降低到更低。

雖然您可能想要使用邏輯和計數器來實現時鐘分頻器，但不會獲得良好的綜合結果。

這裏有一些提示：

• 請務必仔細閱讀並遵守的時鐘管理硬件設備的建議。關於上電，復位，時鐘鎖定丟失等問題可能會有幾個「陷阱」。
• 請確保您在其規格內操作時鐘管理設備。有關更多信息，請參閱您設備的數據表（在這種情況下適用於S3-A）。
• 使用FPGA編輯器來驗證您的時鐘管理單元的正確放置和配置（即它是否在芯片的正確位置結束）
• 堅持反饋時鐘和時鐘緩衝的推薦做法。