輸出不更新，直到下一個時鐘週期

Question

我具有低於

always @(posedge Clk) begin 

ForwardA = 0; 
ForwardB = 0; 

//EX Hazard 
if (EXMEMRegWrite == 1) begin 
if (EXMEMrd != 0) 
    if (EXMEMrd == IDEXrs) 
     ForwardA = 2'b10; 
    if (EXMEMrd == IDEXrt && IDEXTest == 0) 
     ForwardB = 2'b10; 
end 


//MEM Hazard 

if (MEMWBRegWrite == 1) begin 
if (MEMWBrd != 0) begin 
    if (!(EXMEMRegWrite == 1 && EXMEMrd != 0 && (EXMEMrd == IDEXrs))) 
      if (MEMWBrd == IDEXrs) 
       ForwardA = 2'b01; 
    if (IDEXTest == 0) begin 
     if (!(EXMEMRegWrite == 1 && EXMEMrd != 0 && (EXMEMrd == IDEXrt))) 
      if (MEMWBrd == IDEXrt) 
       ForwardB = 2'b01; 
    end 
end 
end 

end 

代碼模塊的問題是輸出，該輸出是ForwardA和ForwardB沒有不更新在上升時鐘沿，而不是下一個上升時鐘邊緣...這是爲什麼？我該如何解決，以便輸出在相同的正上升時鐘邊沿上更新？

這裏就是我的意思是： alt text http://img693.imageshack.us/img693/8660/timing.jpg

ForwardA與2在下一個時鐘上升沿，而不是在同一個時鐘上升沿

Answer 1

我期望這個操作更新。這完全取決於你的輸入信號如何被驅動。你必須記住，如果你從一個時鐘啓動某些東西，那麼其他時鐘模塊在下一個時鐘沿之前不會看到它，儘管在你的波形查看器中看起來很重要。

考慮到發生的事情的真相很有幫助。一旦你從時鐘邊緣發起一些事情，這不會馬上發生，會有一點延遲。你不會在RTL sim波形中看到這些小的延遲，但它們以delta循環的形式存在。

 1    2    3 
     ______  ______ 
clk __|  |______|  |______| 

q ----<======A======X=======B======X==== 

n1 -----<====A+1======X======B+1=====X=====  (combinatorial/logic) 
n2 ------------------X======A+1=====X=====B+1  (sequential/clocked) 

如果你看看我相當高明的ASCII藝術上面，q被設置爲「B」的時鐘邊沿2，但它需要時間，這個傳播。任何@(posedge clk)塊在時鐘邊沿2將看到'A'的值爲q，它將不會在下一個邊緣看到'B'。3.這看起來像是您看到的。

雖然你幾乎可以立即產生一個信號，如果這是你需要的。但要做到這一點，你需要使用組合邏輯（上面的n1）。

wire n1; 
assign n1 = q + 1; 

或

reg n1; 
always @(*) 
    n1 = q + 1; 

使用順序邏輯（如你是）：

reg n2; 
always @(posedge clk) 
    n2 <= q + 1; 

注意 '< ='。這是一個非阻塞的任務 - 建議使用它來分配您想要在您的設計中註冊或拖放的內容。請閱讀Sunburst Design論文，以獲得更好的解釋。