我是一個學習VHDL的學生,我的教科書中的示例代碼在幾處顯示類似於以下內容的行:「當別人」在VHDL case語句中行?
when "000" => tmp_result <= a and b;
when "001" => tmp_result <= a or b;
...
when others => tmp_result <= (others => '0');
我發現VHDL的語法總體上非常不直觀,但我真的不會「得到」這條線。
我真的很困惑,爲什麼上面的線是不是隻是:
when others => tmp_result <= '0'
爲什麼會這樣呢?
我試過谷歌搜索,但一直沒能找到解釋。