e HVL（IEEE 1647）：期望的表達意外失敗

Question

我試圖驗證兩個模塊之間的一個非常簡單的握手。一個模塊處於慢速時鐘並提高「請求」，較快的模塊應該在下一個快速時鐘上提高「確認」並保持它，直到下一個慢速時鐘爲止。最終的結果是這樣的：

這是我寫的期待：

expect expect_ack_when_req_go is 
     (@req_rise_e) => @ack_rise_e 
     else dut_error("ERROR: ack expected to be asserted when req rises!"); 

*既@req_rise_e和@ack_rise_e是在慢時鐘採樣。

運行模擬器會產生錯誤，因爲第一個表達式似乎成功了，但第二個表達式沒有成功。儘管事件追蹤到wave時，我可以看到兩個事件一起發生（如wave：event_req，event_ack中所見）。

Answer 1

你試圖做重疊的含義，即你的事件發生在同一個週期。 =>操作員所做的是檢查結果是否發生在下一個採樣事件上，在這種情況下是下一個慢時鐘邊沿。這被稱爲SystemVerilog斷言術語中的非重疊含義。

您可以通過編寫以下得到您想要的行爲：

expect expect_ack_when_req_go is 
    (@req_rise_e) => detach({@ack_rise_e; ~[1]}) 
    else dut_error("ERROR: ack expected to be asserted when req rises!"); 

充分說明here。

在方法論上，我建議不要以不同的方式編寫時態表達式。我假設您正在驗證正在驅動的模塊ack，並且此模塊在兩個時鐘均可工作。我還假設這個模塊用快速時鐘取樣req。這將是更清晰的制定你的支票：

expect expect_ack_when_req_go is 
    (@req_rise_at_fast_clock_e) => @ack_rise_at_slow_clock_e 
    else dut_error("ERROR: ack expected to be asserted when req rises!"); 

這樣你就不必更動detach(...)和expect你想要的行爲的自然語言描述更匹配。