Verilog，比較不等於變量位

Question

我不擅長verilog，不知有沒有可能的方法來比較下面的變量。

reg [7:0] var1; 
reg [3:0] var2; 

這裏我想檢查一下var2是否等於var1的最後4位。我能做到嗎，如果是的話，怎麼辦？感謝幫助...

Answer 1

像這樣：

if (var1[3:0] == var2) 
    ... 

Answer 2

請記住，reg類型是4狀態變量（01xz）。

這些要麼是適當的綜合RTL：

if (var1[3:0] == var2[3:0]) 
if (var1[3:0] == var2) 

在測試平臺是更好地使用 「三重等號」：

if (var1[3:0] === var2[3:0]) 

Answer 3

你可以做{if ~((var[3:0]^var2) | 4b'0000)}

這應該編譯器更容易合成。