我們如何用變量值定義寄存器寬度

Question

我在初始塊中取了一個計數器變量'n'，我計算了一些值。計數後我想用這個作爲一些'reg a'的寬度。 所以我可以聲明可以爲REG寄存器[n：0] 當我嘗試這樣做它給出了一個錯誤r是不恆定....有沒有什麼辦法來解決這個問題

Answer 1

不，你不能做那。 Verilog描述意味着被翻譯成某種電子電路，並且它們不能動態改變它們總線的位數。

所有你能做的就是定義a與將要使用的最大寬度，然後只需使用的比特數相應與n

你可以做的另一件事情的價值（但我認爲它的這裏不使用）是定義一個帶參數化寬度的reg。然而，這與定義具有可變寬度的reg不同，因爲在編譯時必須知道參數的值。