我怎麼能長語句分成了Verilog

Question

例如線，我有一個很長的語句：

$display("input_data: %x, 
       output_data: %x, 
       result: %x", 
       input_data, 
       output_data, 
       result); 

我怎樣才能使之成爲單獨的語句和多線的Verilog？

Answer 1

你需要分解引用的字符串。這裏有一種方法：

module tb; 

initial begin 
    integer input_data = 1; 
    integer output_data = 0; 
    integer result  = 55; 
    $display("input_data: %x " , input_data, 
      "output_data: %x " , output_data, 
      "result: %x "  , result); 
end 

endmodule 

/* 

Outputs: 

input_data: 00000001 output_data: 00000000 result: 00000037 

*/ 

Answer 2

更一般地，你也可以使用字符串連接運算符：

{ 「字符串1」， 「字符串2」， 「STRING3」}