FPGA上的2位BCD計數器

Question

我正在試圖製作一個2位數的BCD計數器，它將從0到99進行計數。我面臨的問題是，板上的7段顯示器正在更改數字同時。情景是這樣的 - 00,11,22 ... 99。

這裏的主要邏輯代碼：

module PartD(
output reg[0:6] lcd, //for one particular 7 segment LCD. 
input clock, 
output reg[0:7] sel // for selecting which LCD to be used 
); 
integer count=0; 
//integer i=0, j=0; 

reg[3:0] i, j; //4 bit reg for counting 

always@(posedge clock) 
begin 
    if(count==100000000) //(100MHz) count till 100M cycles...(1 sec delay) 
    begin 
     count = 0; 

     sel=00000001; //selecting the most significant digit 
     case (i) 
       0: lcd = 7'b0000001; 
       1: lcd = 7'b1001111; 
       2: lcd = 7'b0010010; 
       3: lcd = 7'b0000110; 
       4: lcd = 7'b1001100; 
       5: lcd = 7'b0100100; 
       6: lcd = 7'b0100000; 
       7: lcd = 7'b0001111; 
       8: lcd = 7'b0000000; 
       9: lcd = 7'b0000100; 
     endcase 


     sel=00000010; //selecting the least significant digit 
     case (j) 
       0: lcd = 7'b0000001; 
       1: lcd = 7'b1001111; 
       2: lcd = 7'b0010010; 
       3: lcd = 7'b0000110; 
       4: lcd = 7'b1001100; 
       5: lcd = 7'b0100100; 
       6: lcd = 7'b0100000; 
       7: lcd = 7'b0001111; 
       8: lcd = 7'b0000000; 
       9: lcd = 7'b0000100; 
     endcase 
     j = j+1; 
     if(j>9) 
     begin 
      j=0; 
      i = i+1; //increment i only when j overflows. 
      if(i>9) 
      i = 0; 
     end 
    end 
    else count = count + 1; 
end 
endmodule 

由於兩個顯示器可以同時改變，似乎有一些邏輯上的錯誤。會是什麼呢。我是否犯了不考慮硬件的錯誤？

Answer 1

您的代碼存在的主要問題是，當您的計數器爲100000000時，您嘗試在同一週期內同時激活兩個LCD段。邏輯上，您正在使用阻塞賦值「=」，第二個賦值有效地覆蓋第一個。

您需要決定何時打開每個段。

根據您的要求，我會找到一種方法來驅動每段50％的時間。考慮到10^8中最大的2^n除數是256，我選擇使用count [7]來決定片段1和片段2，以便每個片段在移動到另一片之前刷新128個週期。

此外，您有一個語法錯誤，忘記在sel賦值（0000010而不是'b000010）上使用二進制前綴。

這是最基本的工作。

在實踐中，我會這進一步改變和打破它分成幾個「總是」塊：
一個用於反
一個用於顯示
一個遞增i和j。

我還選擇將計數器從整數類型替換爲寄存器類型。保留非硬件結構的整數（用於循環計數器等）

爲case語句添加了一個默認值，將x的值驅動爲'lcd'。這有助於優化意外i，j值（10..15）的綜合以及傳播x進行仿真。

我還增加了一個復位輸入並將時鐘復位信號移動到模塊接口上的第一個信號。沒有重置，你的計數，我，j從隨機值開始。在你的情況下，他們最終會變得合法，但它使模擬更難，因爲它們以'x'值開始。另外，請記住阻塞（'='）和非阻塞（'< ='）賦值之間的區別。儘量避免使用阻塞分配來保持時鐘始終阻塞。

module PartD(
    input clock, 
    input reset, 
    output reg[0:6] lcd, //for one particular 7 segment LCD. 
    output reg[0:7] sel // for selecting which LCD to be used 
); 
reg [26:0]count; 
reg[3:0] i, j; //4 bit reg for counting 

always@(posedge clock) 
begin 
    count <= reset ? 'd0 : (count == 100000000) ? 'd0 : (count + 1); 
end 

always@(posedge clock) 
begin 
    j <= reset ? 'b0 : (j < 9) ? j+1 : 'b0; 
    i <= reset ? 'b0 : (j < 9) ? i : (i < 9) ? (i + 1) : 'b0; 
end 

always@(posedge clock) 
begin 
    if (count & 128) 
    begin 
     sel <= 'b00000001; //selecting the most significant digit 
     case (i) 
       0: lcd <= 7'b0000001; 
       1: lcd <= 7'b1001111; 
       2: lcd <= 7'b0010010; 
       3: lcd <= 7'b0000110; 
       4: lcd <= 7'b1001100; 
       5: lcd <= 7'b0100100; 
       6: lcd <= 7'b0100000; 
       7: lcd <= 7'b0001111; 
       8: lcd <= 7'b0000000; 
       9: lcd <= 7'b0000100; 
       default: 
       lcd <= 'bx; 
     endcase 
    end 
    else 
    begin 
     sel <= 'b00000010; //selecting the least significant digit 
     case (j) 
       0: lcd <= 7'b0000001; 
       1: lcd <= 7'b1001111; 
       2: lcd <= 7'b0010010; 
       3: lcd <= 7'b0000110; 
       4: lcd <= 7'b1001100; 
       5: lcd <= 7'b0100100; 
       6: lcd <= 7'b0100000; 
       7: lcd <= 7'b0001111; 
       8: lcd <= 7'b0000000; 
       9: lcd <= 7'b0000100; 
       default: 
       lcd <= 'bx; 
     endcase 
    end 
end 

endmodule