在verilog中生成自定義波形

Question

我正嘗試使用下面的代碼在verilog中生成波形，但結果與預期不符。

initial begin 
    d = 1'b0; 
#8 d <= 1'b1; 
#15 d <= 1'b0; 
end 

其初始值爲0（OK），在t = 8，它的1（行），但在t = 23，其爲0。相反，我希望它是0在t = 15相對於T = 0而不是t = 8（即前面的陳述）。

有沒有辦法做到這一點？我嘗試過交換阻塞和非阻塞任務，但沒有運氣！

感謝，
開發

Answer 1

你可以這樣做：

initial fork 
    d = 1'b0; 
#8 d = 1'b1; 
#15 d = 1'b0; 
join 

所有內部fork join語句將被執行同時。

或者你可以這樣做：

initial  d = 1'b0; 
initial #8 d = 1'b1; 
initial #15 d = 1'b0; 

顯然，三個初始塊將同時進行。

如果你真的想從程序（順序）代碼附表3點的事件，那麼你可以這樣做：

initial begin 
    d =  1'b0; 
    d <= #8 1'b1; 
    d <= #15 1'b0; 
end 

它使用內部分配延遲與非阻塞賦值在一起。

http://www.edaplayground.com/x/4MiS