Verilog是否可綜合讀取數組

Question

下面的代碼可以合成嗎？

reg [15:0] litlen_buff0[3:0]; 
reg [1:0] rcount0; 

assign litlen_buff0_out = litlen_buff0[rcount0]; 

Answer 1

是的，這樣構造這樣是synthezisable如果litlen_buff0_out作爲輸出/ INOUT或信號正確聲明。

只要數組切片的大小恆定，信號就可以用作數組索引。例如，此代碼：

reg [15:0] litlen_buff0[3:0]; 
reg [1:0] rcount0; 

assign litlen_buff0_out = litlen_buff0[rcount0 : 0]; 

不可合成，因爲綜合工具不知道右手邊操作數的確切大小。