如何以正確的方式在集成流中添加清晰的組件

Question

對不起，很長的文章。

在我們的項目，我們有以下組件

1. xyz_design（AV，BV文件）
2. xyz_project（軟鏈接xyz_design目錄，鏈接xyz_verif目錄和一些其他的目錄）
3. xyz_libs（LIB1 .V，lib2.v文件）
4. xyz_verif（ver1.sv，ver2.sv文件）

現在我們計劃按照以下方式創建兩個不同的整合流程項目&。

Chip_design_xyz（Z_chipxyz_design）（以下是在組件）

• xyz_design（修改的分量）
• xyz_project（修改的分量）
• xyz_libs（修改的分量）

Chip_verification_xyz（Z_chipxyz_verif ）（以下是組件）

• xyz_Verif（修改的分量）
• xyz_project（不可修改成分）
• xyz_libs（不可修改成分）
• xyz_Design（不可修改成分）

凡Z_chipxyz_design和Z_chipxyz_verif是無根組件在它們各自的集成流中。

所有組件具有BL0即BL0_design，BL0_verif等基礎基線與具有z_chip_design_bl0和chip_verification_xyzchip_design_xyz流具有z_chip_verif_bl0作爲複合基線。

現在假設在chip_verfication_xyz項目中，我們對文件verif1.sv文件進行了更改，並創建了一個名爲z_chip_verif_bl1的新基準並推薦它。
注意：這裏我們只更改了xyz_Verif文件夾並且沒有更改xyz_design文件夾中的任何內容。

現在chip_design_xyz人們對a.v文件進行了更改，併發布了一個新的複合baseline z_chip_design_bl1。

假設我們採用新發布的基準並重新驗證我們的驗證流。
這會造成任何衝突嗎？

因爲我們有一個複合基線z_chip_verif_bl1（推薦我們流的基線），其中有具有基線BL0_design和組件xyz_design現在，當我們變基到z_chip_design_bl1，我們xyz_design指向BL1_design基線。

當我們嘗試重新綁定時，此設置是否會提高複合基線衝突？

Answer 1

通過重新設定無根部件的基礎基線，您可以更改一個基準並將其替換爲另一個基準。

僅當組件（無根或基於根）尚未產生用於重新綁定的流（此處爲chip_verification_xyz）時創建新基線時才允許使用。

但是在這裏，您確實創建了一個新的z_chip_verif_bl1。因此，您不能再進行重新分配：您需要從一個集成流（chip_design_xyz）到chip_verification_xyz交付更改。

我可能會混淆rebase目標流，但這個想法保持不變：這裏可能建議項目間交付。