如何編寫正則表達式以匹配Verilog文件中的模塊實例化？

我正在開發一個項目，通過使用perl腳本語言來簡化verilog編程。現在我想寫一個腳本來掃描頂級verilog文件，然後生成模塊的層次結構列表，這表明我需要從verilog文件中提取模塊實例化語句，這裏是問題：如何編寫正則表達式以匹配Verilog文件中的模塊實例化？

如何編寫正則表達式來匹配verilog文件中的模塊實例化，因爲我們需要知道頂級模塊文件的子模塊名稱。

2012-01-30 alexzzp

您有[搜索？]（http://search.cpan.org/search?q=verilog;s=1） – TLP 2012-01-30 15:54:33

SYNOPSYS of Verilog::Netlist顯示瞭如何讀取Verilog文件並在整個層次結構中查找模塊。雖然在某些有限的情況下可以使用正則表達式，但從長遠來看，使用此CPAN解析器模塊將是值得的。

下面是一些示例代碼，我在PerlMonks貼了一段時間後：verilog perl usage (Verilog::Netlist)

的vhier腳本是Verilog-Perl發佈的一部分也是得心應手。

2012-01-30 16:39:53 toolic

真的非常感謝，我使用CPAN來尋找一些適用的模塊，但我可以沒有通過使用ActiveState Perl在窗口環境下成功安裝它們（有些類似Verilog :: Language）。謝謝！ – alexzzp 2012-01-31 02:34:40

對於perlmonks上Verilog-perl的漂亮演示的鏈接來說，需要+1。 – e19293001 2012-01-31 04:59:10

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