它應該展開循環，但相反它是拋出AssertionError

Question

我試圖發現verilog爲下面的程序，但它是拋出AssertionError。是相應的verilog展開5次「io.opcode：= io.a + io.b」聲明？ 如果有人能說出循環是如何工作的話，這將會非常有幫助。

val io = new Bundle { 

    val a = UInt(INPUT, 2) 
    val b = UInt(INPUT, 2) 
    val opcode = UInt(INPUT, 2) 
    val output = UInt(OUTPUT, 2) 
    } 

    for(j <- 0 to 4){ 

    io.opcode := io.a + io.b 
    } 

    io.output := io.opcode 

Answer 1

io.opcode字段是一個輸入，所以當您分配給它時，您會收到一個錯誤。

Answer 2

首先，您將「io.opcode」作爲輸入，但您正在爲其分配io.a + io.b。

其次，你的for循環什麼都不做。這是Scala代碼，並且您不使用「J」迭代變量的任何地方，所以這是它擴展爲：

io.opcode := io.a + io.b 
io.opcode := io.a + io.b 
io.opcode := io.a + io.b 
io.opcode := io.a + io.b 

語義這裏是最後的作家獲勝，所以「IO的最後聲明.opcode = io.a + io.b「將是最終的值。事實上，前面的三個陳述沒有任何意義，所以他們會從圖中刪除。當然，io.opcode實際上是一個輸入，所以它不會生成你想要的代碼（它應該會引發錯誤）。